224G SERDES（串行器/解串器）是一种高速接口技术，是下一代 1.6Tb 链路的基础。将 224G 信号从专用集成电路（ASIC）传输到互连部件及更远的地方，仍然是 1.6Tb 部署和规模化的关键挑战。
每条 1.6Tb 链路使用8条 224G 信令通道。对于以太网而言，其实际运行速率为 212.5 Gb/s，其中包括一些用于前向纠错（FEC）的开销，这种基于里德-所罗门纠错码的 FEC 被称为 “外部 FEC”。这为从专用集成电路到模块的可靠电气链路提供了足够的保护。IEEE 802.3.dj 标准定义了一种额外的内部 FEC（有时称为 FECi），它提供了额外的编码增益，有助于满足要求更苛刻的光链路的连接需求。
PAM-4助力强大的基于数字信号处理（DSP）的SERDES
可以说，我们现在正进入第三代PAM-4（四电平脉冲幅度调制）电气信令时代。自 400GbE（使用8条 53Gbd 通道）以来，PAM-4 调制技术就已确立。
向 PAM-4 转变带来的一个重大变化是出现了功能强大的基于DSP的SERDES。这些SERDES使用先进的 DSP 滤波器以及基于 DSP 的时钟和数据恢复（CDR）技术，能够处理复杂的信道损伤问题，包括衰减和反射，而这些问题对于基于模拟技术的SERDES来说极具挑战性。当然，模拟技术在基于 DSP 的SERDES中仍然起着关键作用。在 DSP 模块内的模数转换器（ADC）之前，大部分初始处理是通过模拟技术完成的，但 DSP 技术是实现 224G PAM-4 通道的基础。
在如此高的速度下，信道错误必然会发生。这就是为什么 IEEE 在链路中纳入了前向纠错（FEC）技术。然而，随着速率的提高和 DSP 复杂度的增加，简单的误码率（BER）测量并不适用于1.6Tb 领域。
为什么简单的误码率测试仪（BERT）不够用
传输过程中会出现错误。诸如衰减、串扰、噪声和反射等损伤因素会在信道中共同作用并影响信号，降低信噪比，最终导致错误发生。再加上基于 DSP 的SERDES，它可能会将复杂的错误情况传递给更高层的逻辑模块，如物理编码子层（PCS）和前向纠错（FEC）模块。更关键的是，这可能会导致出现令人困惑的突发错误情况，使得简单的误码率测试仪（BERT）工具无法进行分析。
支持 1.6Tb 的 224G SERDES需要比简单的误码率测试仪（BERT）更具洞察力的工具。凭借自 53G PAM-4 以来积累的经验，并基于最新一代的 224G SERDES，VIAVI目前正在支持多家公司开发、调试和交付 1.6Tb 设备。
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